Conception en vue de Test pour l'Architecture d'un Réseau sur Puce Asynchrone

Abstract

Résumé A cause de la complexité de beaucoup d'applications et de l'intégration, les concepteurs embarquent de plus en plus de ressources de calcul (ie, IPs) dans un systeme sur puce. Cependant, ceci rend le test de fabrication de ces systemes plus difficile, notamment pour les systemes sur pucea base de réseaux sur puce asynchrone. L'objectif de cet article est de proposer une architecture DFT (“Design for Test”) innovante pour ces systemes sur puce. Cette architecture est modulaire, générique, dimensionnable, ...